Warum verwendet „std::atomic' XCHG, um die sequentielle Konsistenz in Geschäften sicherzustellen?

Die Rolle von XCHG bei der Sicherstellung der sequentiellen Konsistenz in std::atomic Stores

Obwohl es intuitiv erscheinen mag, einen regulären Store gefolgt von einem Lesevorgang zu verwenden /write-Speicherbarriere, um sequentielle Konsistenz zu erreichen, wird stattdessen der Speicher mit sequentieller Konsistenz (seq_cst) von std::atomic verwendet XCHG. Dieser Ansatz wird durch die spezifischen Eigenschaften von XCHG in x86- und x86_64-Architekturen gerechtfertigt.

Atomarer RMW und Vollspeicherbarrieren

Auf x86-Architekturen atomarer Lese-, Änderungs- und Schreibzugriff (RMW)-Operationen wie XCHG wirken von Natur aus als Barrieren für den vollständigen Speicher. Das implizite Sperrpräfix auf XCHG erzwingt eine globale Reihenfolge und stellt sicher, dass die von ihm ausgeführten Lade- und Speichervorgänge nicht durch Pufferung oder Lade-Lade-Neuordnung getrennt werden können.

Sequentielle Konsistenz vs. sequentielle Freigabe

Gewöhnliche Speichervorgänge auf x86 verfügen über eine Release-Semantik, die es ihnen ermöglicht, bei nachfolgenden Vorgängen, einschließlich der Erfassung von Ladungen, eine Neuordnung vorzunehmen. Um sequenzielle Konsistenz zu erzwingen, wäre eine sequentielle Release-Barriere anstelle einer Release-Barriere allein erforderlich.

Leistungsüberlegungen

Wahl zwischen MFENCE und XCHG für die Implementierung von seq_cst-Speichern beinhaltet Leistungskompromisse. Während MFENCE die Out-of-Order-Ausführung auf Intel Skylake und nachfolgenden Architekturen blockiert, ist dies bei XCHG nicht der Fall. Dieser Unterschied kann sich auf die Ausführung des umgebenden Codes auswirken. Andere Faktoren wie der Cache-Status und Thread-Konflikte können sich ebenfalls auf die Leistung auswirken.

Compiler- und Kernel-Empfehlungen

Neueste Versionen von GCC und moderne Compiler bevorzugen XCHG gegenüber MFENCE seq_cst speichert auf den meisten Plattformen. Der Linux-Kernel verwendet XCHG für atomare seq_cst-Speicher, während er sowohl XCHG als auch MFENCE für verschiedene Arten von Speicherbarrieren verwendet.

Implizite Speicherbarrieren in x86

Die Aussage impliziert Dass x86- und x86_64-Stores über einen impliziten Erwerbszaun verfügen, ist falsch. Stores auf diesen Architekturen verfügen standardmäßig über eine Release-Semantik. Für die Erfassung der Semantik muss eine Erfassungsoperation explizit angegeben werden.

Fazit

Die Verwendung von XCHG in den seq_cst-Speichern von std::atomic garantiert sequentielle Konsistenz auf x86- und x86_64-Plattformen durch Nutzung der vollständigen Speicherbarriereeigenschaften, die RMW-Operationen innewohnen. Andere Optionen wie MFENCE können abhängig von der spezifischen Hardware und den Betriebsbedingungen schwächere Garantien oder andere Leistungsmerkmale bieten.

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