Ist die steigende oder fallende Flanke des JK-Flipflops?

Nicht alle Jk-Flip-Flops sind bei der fallenden Flanke gültig oder bei der steigenden Flanke, hängt von der internen Struktur des Flip-Flops ab. Die fallende steigende Flanke ist gültig, was bedeutet, dass sich der Zustand des Flip-Flops nur ändern darf, wenn das Taktsignal vom hohen Pegel auf den niedrigen Pegel wechselt.

Die Betriebsumgebung dieses Tutorials: Windows 7-System, Dell G3-Computer.

Es wird durch die fallende Flanke ausgelöst. Auf dem CP-Steuersignal befindet sich ein kleiner Kreis, der anzeigt, dass die fallende Flanke gültig ist.

Die ansteigende Flanke ist gültig, was bedeutet, dass sich der Zustand des Flip-Flops nur ändern kann, wenn das Taktsignal vom niedrigen auf den hohen Pegel übergeht. Ebenso bedeutet die fallende steigende Flanke, dass das Taktsignal vom hohen auf den hohen Pegel übergeht Der Zustand des Flip-Flops darf sich nur ändern, wenn es auf den niedrigen Pegel wechselt.

Außerdem sind nicht alle Jk-Flip-Flops bei der fallenden Flanke gültig und nicht alle D-Flip-Flops sind bei der steigenden Flanke gültig. Es gibt keine solche Entsprechung, ob es bei der fallenden Flanke gültig ist oder nicht Die steigende Flanke hat nichts mit der internen Funktion des Flip-Flops in Bezug auf die Struktur zu tun.

JK-Flip-Flop verfügt über die Funktionen „Set 0“, „Set 1“, „Hold“ und „Flip“. Unter den verschiedenen integrierten Flip-Flops verfügt das JK-Flip-Flop über die umfassendsten Funktionen. In praktischen Anwendungen ist es nicht nur sehr vielseitig einsetzbar, sondern kann auch andere Arten von Flip-Flops flexibel umwandeln. D-Flip-Flops und T-Flip-Flops können aus JK-Flip-Flops konstruiert werden.

Die Struktur des JK-Flip-Flops ähnelt dem RS-Flip-Flop, dem grundlegendsten Flip-Flop. Der Unterschied besteht darin, dass das RS-Flip-Flop nicht zulässt, dass R und S gleichzeitig 1 sind Das JK-Flip-Flop ermöglicht, dass J und K gleichzeitig 1 sind. Wenn J und K gleichzeitig 1 werden, wird der Wertzustand des Ausgangs umgekehrt. Mit anderen Worten: Wenn es ursprünglich 0 war, wird es 1; wenn es ursprünglich 1 war, wird es 0.

Erweiterte Informationen

JK-Flip-Flop-Arbeitseigenschaften

Einrichtungszeit: bezieht sich auf die Zeit, zu der das Eingangssignal vor dem CP-Signal ankommen sollte, ausgedrückt als tset. Aus Abbildung 7.5.5 ist ersichtlich, dass die J- und K-Signale erst spätestens als das CP-Signal eintreffen müssen, also tset=0.

Haltezeit: Um ein zuverlässiges Flip-Flop des Flip-Flops zu gewährleisten, muss das Eingangssignal für einen bestimmten Zeitraum gehalten werden. Die Haltezeit wird als tH ausgedrückt. Wenn der Status von J und K während CP = 1 unverändert bleiben soll und die Zeit, in der CP = 1 ist, tWH ist, sollte Folgendes erfüllt sein: tH≥tWH.

Übertragungsverzögerungszeit: Wenn der Zeitraum von der fallenden Flanke von CP bis zum stabilen Aufbau eines neuen Zustands am Ausgang als Übertragungszeit definiert wird, dann gilt: tPLH=3tpd tPHL=4tpd Maximale Taktfrequenz: Da beide Master und Slave-Flip-Flops. Es besteht aus zwei synchronen RS-Flip-Flops und kann daher anhand der dynamischen Eigenschaften der synchronen RS-Flip-Flops ermittelt werden.

Um ein zuverlässiges Umdrehen des Haupt-Flipflops zu gewährleisten, sollte die Dauer tWH des CP-High-Levels größer als 3tpd sein. Um sicherzustellen, dass das Slave-Flip-Flop zuverlässig kippen kann, sollte die Dauer tWL des CP-Low-Pegels ebenfalls größer als 3tpd sein. Daher beträgt die minimale Periode des Taktsignals: Tc(min)≥6tpd und die maximale Taktfrequenz fc(max)≤1/6tpd.

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