Was ist die maximale Geschwindigkeit von PCIe3.0x4?

Die theoretische maximale Lese- oder Schreibgeschwindigkeit von PCIe3.0x4 beträgt 4 GB/s. Unabhängig vom Protokoll-Overhead können 4 GB/4 KB IOs pro Sekunde übertragen werden. Der Wert beträgt 1 MB, was bedeutet, dass die theoretische maximale IOPS 1000 KB beträgt. Unabhängig davon, welches Medium in der zugrunde liegenden Schicht einer SSD verwendet wird, ob Flash oder 3D-XPoint, ist die Schnittstellengeschwindigkeit daher nur begrenzt und der maximale IOPS kann diesen Wert nicht überschreiten.

Die Betriebsumgebung dieses Tutorials: Windows 7-System, Dell G3-Computer.

Einführung in die PCIe-Schnittstelle

PCIe hat sich bis heute weiterentwickelt und die Geschwindigkeit ist schneller als bei der vorherigen Generation.

In der Zeile „Linkbreite“ sehen wir X1, X2, X4..., was bedeutet das? Damit ist die Anzahl der Lanes (Lane) der PCIe-Verbindung gemeint. Genau wie bei Autobahnen gibt es einspurige, zweispurige und vierspurige Autobahnen. Allerdings sind Autobahnen mit acht oder mehr Spuren nicht üblich, PCIe kann jedoch bis zu 32 Spuren haben.

Die PCIe-Verbindung zwischen zwei Geräten wird als Link bezeichnet, wie in der Abbildung unten dargestellt:

Von A nach B gibt es eine bidirektionale Verbindung. Das Auto kann von A nach B fahren. Gleichzeitig kann man mit dem Auto auch von B nach A fahren und seinen eigenen Weg gehen. Es gibt dedizierte Sende- und Empfangskanäle zwischen zwei PCIe-Geräten und Daten können gleichzeitig in beide Richtungen übertragen werden. Die PCIe-Spezifikation nennt diesen Arbeitsmodus Dual-Simplex-Modus, der als Vollduplex-Modus verstanden werden kann.

Was ist der Arbeitsmodus von SATA?

Wie PCIe verfügt auch SATA über unabhängige Sende- und Empfangskanäle, unterscheidet sich jedoch vom PCIe-Arbeitsmodus: Gleichzeitig kann nur ein Kanal Daten übertragen, das heißt, Sie senden Daten auf einem Kanal und ein anderer Kanal. Auf einer Spur können keine Daten empfangen werden und umgekehrt. Dieser Arbeitsmodus sollte der Halbduplexmodus sein. PCIe ist wie unser Mobiltelefon, beide Parteien können gleichzeitig sprechen, während SATA wie ein Walkie-Talkie ist. Wenn eine Person spricht, kann die andere Person nur zuhören, aber nicht sprechen.

Zurück zur vorherigen Tabelle der PCIe-Bandbreite. Die oben genannte Bandbreite, z. B. PCIe3.0x1, hat eine Bandbreite von 2 GB/s, was sich auf die bidirektionale Bandbreite bezieht, also die Lese- und Schreibbandbreite. Wenn es nur um Lesen oder Schreiben geht, sollte der Wert halbiert werden, also eine Lesegeschwindigkeit bzw. Schreibgeschwindigkeit von 1GB/s.

Schauen wir uns an, wie die Bandbreite in der Tabelle berechnet wird.

PCIe ist ein serieller Bus. Die Online-Bitübertragungsrate beträgt 2,5 Gbit/s. Die physikalische Schicht verwendet 8/10 Datenbits auf der physischen Leitung. Daher:

rrree

Dies ist die Bandbreite einer einzelnen Lane, dann beträgt die gesamte Bandbreite 0,5 GB/s multipliziert mit der Anzahl der Lanes.

Die Online-Bitübertragungsrate von PCIe2.0 hat sich gegenüber PCIe1.0 auf 5 Gbit/s verdoppelt. Die physikalische Schicht verwendet auch 8/10-Kodierung, also:

PCIe1.0 x 1的带宽=（2.5Gb/s x 2（双向通道））/ 10bit = 0.5GB/s

Ähnlich, wie viele Lanes gibt es, die Bandbreite beträgt 1 GB /s multipliziert mit der Anzahl der Lanes.

Die Online-Bitübertragungsrate von PCIe3.0 hat sich gegenüber PCIe2.0 nicht verdoppelt, sie beträgt nicht 10 Gbit/s, sondern 8 Gbit/s, aber die physikalische Schicht verwendet 128/130-Kodierung für die Datenübertragung, also:

PCIe2.0 x 1的带宽=（5Gb/s x 2（双向通道））/ 10bit = 1GB/s

Ebenso beträgt die Bandbreite 2 GB/s multipliziert mit der Anzahl der Lanes.

Aufgrund der Verwendung der 128/130-Kodierung verursachen 128-Bit-Daten nur einen zusätzlichen Overhead von 2 Bit und die effektive Datenübertragungsrate erhöht sich zwar nicht, die effektive Datenbandbreite bleibt jedoch erhalten PCIe2.0 Im Grunde verdoppeln Sie es.

Hier ist zu erwähnen, dass die oben berechnete Datenbandbreite eine 8/10- oder 128/130-Kodierung berücksichtigt hat. Daher besteht bei der Berechnung der Bandbreite keine Notwendigkeit, die Online-Kodierung zu berücksichtigen.

Im Gegensatz zu SATA-Einzelkanal kann die PCIe-Verbindung die Bandbreite durch Erhöhung der Anzahl der Kanäle erweitern, was voller Flexibilität ist. Je höher die Anzahl der Kanäle, desto schneller ist die Geschwindigkeit. Je höher jedoch die Anzahl der Kanäle, desto höher sind die Kosten, desto mehr Platz wird beansprucht und desto mehr Strom wird verbraucht. Daher sollte bei der Frage, wie viele Kanäle verwendet werden sollen, eine umfassende Abwägung zwischen Leistung und anderen Faktoren erfolgen. Allein unter Berücksichtigung der Leistung kann die maximale Bandbreite von PCIe 64 GB/s erreichen, und die Bandbreite, die PCIe 3.0 x 32 entspricht, ist eine erschreckende Zahl. Bestehende SSDs mit PCIe-Schnittstelle nutzen jedoch im Allgemeinen bis zu 4 Kanäle, wie z. B. PCIe3.0x4, mit einer bidirektionalen Bandbreite von 8 GB/s und einer Lese- oder Schreibbandbreite von 4 GB/s.

Mit einer Übertragungsgeschwindigkeit von mehreren GB/s ist das Lesen und Schreiben kleiner Filme eine echte Meisterleistung.

Hier berechnen wir die theoretischen maximalen 4K IOPS von PCIe3.0x4. Die theoretische maximale Lese- oder Schreibgeschwindigkeit von PCIe3.0x4 beträgt 4 GB/s. Unabhängig vom Protokoll-Overhead können 4 GB/4 KB IOs pro Sekunde übertragen werden. Dieser Wert beträgt 1 MB, was bedeutet, dass der theoretische maximale IOPS 1000 KB beträgt. Daher ist bei einer SSD, egal welches Medium Sie unten verwenden, ob Flash oder 3D xpoint, die Schnittstellengeschwindigkeit nur so niedrig und die maximalen IOPS können diesen Wert nicht überschreiten.

PCIe ist eine Weiterentwicklung von PCI. Das „e“ von PCIe ist die Abkürzung für Express, was schnell bedeutet. Wie kann PCIe schneller sein als PCI (oder PCI-X)? PCIe unterscheidet sich grundlegend von PCI in Bezug auf die physische Übertragung: PCI verwendet einen parallelen Port zur Datenübertragung, während PCIe die Übertragung über einen seriellen Port verwendet. Mein PCI-Parallelbus kann 32 Bit oder 64 Bit in einem einzigen Taktzyklus übertragen. Warum kann er nicht mit Ihrem seriellen Bus verglichen werden, der 1 Bit Daten in einem einzigen Taktzyklus überträgt?

Wenn die tatsächliche Taktfrequenz relativ niedrig ist, ist der parallele Port tatsächlich schneller als der serielle Port, da er mehrere Bits gleichzeitig übertragen kann. Mit der Entwicklung der Technologie muss die Datenübertragungsrate immer schneller werden, und auch die Taktfrequenz muss immer schneller werden. Die Taktfrequenz des Parallelbusses kann jedoch nicht so hoch sein, wie Sie möchten.

Auf der Sendeseite werden die Daten bei einer bestimmten Taktflanke (der ersten steigenden Flanke der Uhr links) gesendet, und auf der Empfangsseite werden die Daten bei der nächsten Taktflanke (der ersten steigenden Flanke der Uhr links) gesendet zweite steigende Flanke der Uhr rechts). Um Daten auf der Empfangsseite korrekt zu sammeln, muss der Taktzyklus daher größer sein als die Datenübertragungszeit (Flugzeit von der Sendeseite zur Empfangsseite). Begrenzt durch die Datenübertragungszeit (die mit zunehmender Länge der Datenleitung auch zunimmt) kann die Taktfrequenz nicht zu hoch eingestellt werden. Darüber hinaus kommt es bei der Online-Übertragung des Taktsignals auch zu einer Phasenverschiebung (Taktversatz), die sich auf die Datenerfassung auf der Empfangsseite auswirkt. Bei der parallelen Übertragung muss die Empfangsseite außerdem auf das langsamste Datenbit warten ankommen, bevor die gesamten Daten gesperrt werden können (Signalversatz).

Bei PCIe treten diese Probleme nicht auf, wenn ein serieller Bus zur Datenübertragung verwendet wird. Es verfügt über kein externes Taktsignal, das durch 8/10-Kodierung oder 128/130-Kodierung in den Datenstrom eingebettet wird. Daher ist es nicht durch die Datenübertragung eingeschränkt Zeit auf der Leitung Es spielt keine Rolle, wie lang die Leitung ist oder wie schnell Ihre Datenübertragungsfrequenz ist. Ohne ein externes Taktsignal gibt es natürlich kein sogenanntes Clock-Skew-Problem, da es sich lediglich um eine serielle Übertragung handelt Da nur ein Bit übertragen wird, besteht kein Signalversatzproblem. Wenn jedoch mehrere Lanes zum Übertragen von Daten verwendet werden (seriell gibt es Parallelität, haha), tritt das Problem erneut auf, da der Empfänger ebenfalls auf das Eintreffen der Daten auf der langsamsten Lane warten muss, bevor er die gesamten Daten verarbeiten kann.

Grundkenntnisse des PCIe-Busses

Anders als der PCIe-Bus verwendet der PCIe-Bus eine End-to-End-Verbindungsmethode. An beide Enden einer PCIe-Verbindung kann nur ein Gerät angeschlossen werden sind Daten füreinander. Zusätzlich zu den Busverbindungen verfügt der PCIe-Bus auch über mehrere Schichten. Der Sender durchläuft diese Schichten beim Senden von Daten und der Empfänger verwendet diese Schichten auch beim Empfangen von Daten. Die vom PCIe-Bus verwendete hierarchische Struktur ähnelt dem Netzwerkprotokollstapel.

PCIe-Link verwendet die „End-to-End-Datenübertragungsmethode“. Sowohl das sendende Ende als auch das empfangende Ende enthalten TX (Sendelogik) und RX (Empfangslogik), und ihre Struktur ist wie in der Abbildung dargestellt.

Wie in der Abbildung oben gezeigt, gibt es in einem Datenpfad (Lane) der physischen Verbindung des PCIe-Busses zwei Sätze Differenzsignale, insgesamt 4 Signalleitungen. Die TX-Komponente auf der Sendeseite und die RX-Komponente auf der Empfangsseite sind über einen Satz Differenzsignale verbunden. Diese Verbindung wird auch als Sendeverbindung auf der Sendeseite bezeichnet und ist gleichzeitig die Empfangsverbindung auf der Empfangsseite Die Komponente auf der Sendeseite und die TX-Komponente auf der Empfangsseite verwenden einen anderen Satz von Differenzsignalen. Diese Verbindung wird auf der Senderseite auch als Empfangsverbindung bezeichnet und ist auf der Empfängerseite auch die Sendeverbindung. Ein PCIe-Link kann aus mehreren Lanes bestehen.

Die elektrische Spezifikation für Hochgeschwindigkeits-Differenzsignale erfordert, dass zur Wechselstromkopplung ein Kondensator in Reihe mit dem Sendeende geschaltet wird. Dieser Kondensator wird auch Wechselstrom-Koppelkondensator genannt. Die PCIe-Verbindung verwendet Differenzsignale für die Datenübertragung. Ein Differenzsignal besteht aus zwei Signalen, D+ und D-. Die Signalempfangsseite vergleicht die Differenz zwischen den beiden Signalen, um zu bestimmen, ob die Sendeseite eine logische „1“ oder eine logische „1“ sendet. 0" ".

Im Vergleich zu Single-Ended-Signalen sind Differenzsignale resistenter gegen Störungen, da Differenzsignale bei der Verkabelung „gleiche Länge“, „gleiche Breite“ und „nahe Nähe“ erfordern und sich auf derselben Ebene befinden. Daher wird das externe Störrauschen mit dem gleichen Wert und zur gleichen Zeit auf die beiden Signale D+ und D- geladen. Unter idealen Umständen beträgt die Differenz 0, was kaum Auswirkungen auf den logischen Wert des Signals hat. Die differenzielle Signalisierung kann daher höhere Busfrequenzen nutzen.

Darüber hinaus können durch den Einsatz von Differenzsignalen elektromagnetische Störungen EMI (Electro Magnetic Interference) wirksam unterdrückt werden. Denn die Differenzsignale D+ und D- liegen sehr nahe beieinander und haben gleiche Signalamplitude und entgegengesetzte Polarität. Die Amplitude des gekoppelten elektromagnetischen Feldes zwischen diesen beiden Drähten und dem Erdungskabel ist gleich und hebt sich gegenseitig auf, sodass das Differenzsignal weniger elektromagnetische Störungen für die Außenwelt verursacht. Natürlich sind auch die Nachteile von Differenzsignalen offensichtlich. Erstens verwenden Differenzsignale zwei Signale, um ein Datenbit zu übertragen. Zweitens ist die Verkabelung von Differenzsignalen relativ streng.

PCIe-Link kann aus mehreren Lanes bestehen. Derzeit kann PCIe-Link 1, 2, 4, 8, 12, 16 und 32 Lanes unterstützen, nämlich ×1, ×2, ×4, ×8, ×12, ×16 und x32 breite PCIe-Links. Die auf jeder Lane verwendete Busfrequenz hängt von der Version des verwendeten PCIe-Busses ab.

Die erste PCIe-Busspezifikation ist V1.0, gefolgt von V1.0a, V1.1, V2.0 und V2.1. Die neueste Spezifikation des PCIe-Busses ist derzeit V2.1, während sich V3.0 in der Entwicklung befindet und voraussichtlich im Jahr 2010 veröffentlicht wird. Verschiedene PCIe-Busspezifikationen definieren unterschiedliche Busfrequenzen und Verbindungscodierungsmethoden, wie in Tabelle 41 dargestellt.

Die Beziehung zwischen PCIe-Busspezifikation und Busfrequenz und -kodierung

PCIe-Busspezifikation	Busfrequenz [1]	Spitzenbandbreite einer einzelnen Lane	Kodierungsmethode
1. x	1,25GHz	2,5GT/s	8/10b-Kodierung
2,x	2,5GHz	5GT/s	8/10b-Kodierung
3.0	4GHz	8GT /s	128/130b-Kodierung

Wie in der Tabelle oben gezeigt, verwenden verschiedene PCIe-Busspezifikationen unterschiedliche Busfrequenzen und unterschiedliche Datenkodierungsmethoden. Die PCIe-Bus-Spezifikationen V1.x und V2.0 verwenden eine 8/10b-Kodierung in der physikalischen Schicht, d. h. 10 Bits auf der PCIe-Verbindung enthalten 8 Bits gültiger Daten, während die V3.0-Spezifikation eine 128/130b-Kodierung verwendet Die 130 Bits auf der PCIe-Verbindung enthalten 128 Bits gültiger Daten.

Wie in der obigen Tabelle gezeigt, beträgt die von der V3.0-Spezifikation verwendete Busfrequenz zwar nur 4 GHz, ihre effektive Bandbreite ist jedoch doppelt so hoch wie die von V2.x. Im Folgenden wird die V2.x-Spezifikation als Beispiel verwendet, um die Spitzenbandbreite zu veranschaulichen, die PCIe-Links unterschiedlicher Breite bereitstellen können, wie in Tabelle 42 dargestellt.

Spitzenbandbreite des PCIe-Busses

Datenbitbreite des PCIe-Busses	×1	×2	×4	×8	×12	×16	×32
Spitzenbandbreite (GT/s)	5	10	20	40	60	80	160

Wie gezeigt in der obigen Tabelle ×32 Der PCIe-Link kann Bietet eine Verbindungsbandbreite von 160 GT/s, was viel höher ist als die vom PCI/PCI-X-Bus bereitgestellte Spitzenbandbreite. Die kommende PCIe V3.0-Spezifikation verwendet eine 4-GHz-Busfrequenz, wodurch die Spitzenbandbreite der PCIe-Verbindung weiter erhöht wird.

Verwenden Sie im PCIe-Bus GT (Gigatransfer), um die Spitzenbandbreite der PCIe-Verbindung zu berechnen. GT ist die auf der PCIe-Verbindung übertragene Spitzenbandbreite und die Berechnungsformel lautet Busfrequenz × Datenbitbreite × 2.

Im PCIe-Bus gibt es viele Faktoren, die die effektive Bandbreite beeinflussen, daher ist die effektive Bandbreite schwer zu berechnen. Trotzdem ist die vom PCIe-Bus bereitgestellte effektive Bandbreite immer noch viel höher als die des PCI-Busses. Auch der PCIe-Bus hat seine Schwächen, die größte davon ist die Übertragungslatenz.

PCIe-Link verwendet den seriellen Modus für die Datenübertragung. Der Datenbus ist jedoch immer noch parallel, sodass die PCIe-Link-Schnittstelle eine Seriell-Parallel-Konvertierung durchführen muss Verzögerung. Darüber hinaus müssen Datenpakete auf dem PCIe-Bus die Transaktionsschicht, die Datenverbindungsschicht und die physikalische Schicht durchlaufen. Diese Datenpakete verursachen auch Verzögerungen beim Durchlaufen dieser Schichten.

Unter den PCIe-Bus-basierten Geräten sind ×1-PCIe-Links am häufigsten, während ×12-PCIe-Links selten sind und auch ×4- und ×8-PCIe-Geräte selten sind. Intel integriert normalerweise mehrere ×1-PCIe-Links im ICH, um langsame Peripheriegeräte anzuschließen, und integriert einen ×16-PCIe-Link im MCH, um den Grafikkarten-Controller anzuschließen. PowerPC-Prozessoren unterstützen normalerweise ×8-, ×4-, ×2- und ×1-PCIe-Links.

Die Datenübertragung zwischen physischen Verbindungen des PCIe-Busses verwendet einen taktbasierten synchronen Übertragungsmechanismus, es gibt jedoch keine Taktleitung auf der physischen Verbindung. Das empfangende Ende des PCIe-Busses enthält ein Taktwiederherstellungsmodul CDR (Clock Data Recovery). und der CDR empfängt den Empfangstakt aus der Nachricht, um eine synchrone Datenübertragung durchzuführen.

Es ist erwähnenswert, dass in einem PCIe-Gerät zusätzlich zum Extrahieren des Takts aus dem Paket die Signalpaare REFCLK+ und REFCLK- auch als lokaler Referenztakt verwendet werden

Weitere Informationen zu diesem Thema finden Sie in den FAQ Spalte!

Das obige ist der detaillierte Inhalt vonWas ist die maximale Geschwindigkeit von PCIe3.0x4?. Für weitere Informationen folgen Sie bitte anderen verwandten Artikeln auf der PHP chinesischen Website!