Verbindungen – manchmal die nanometerbreiten Metallleitungen, die Transistoren mit Schaltkreisen auf ICs verbinden – müssen „überholt“ werden. Da Chipfabriken allmählich an die Grenzen des Mooreschen Gesetzes stoßen, wird die Vernetzung zu einem großen Engpass in der Branche.
Auf dem 68. IEEE International Electronic Devices Meeting (IEDM) Anfang Dezember 2022 sagte Chris Penny von IBM zu den Ingenieuren: „Seit etwa 20 bis 25 Jahren ist Kupfer das Metall der Wahl für Verbindungen Kupfer verlangsamt sich jetzt, was Möglichkeiten für alternative Leiter bietet.“ Wechsel zu einem anderen Metall. Der Prozess ihrer Entstehung auf dem Chip muss umgekehrt werden. Diese neuen Verbindungen erfordern andere Formen und höhere Dichten sowie bessere Isolationseigenschaften, damit die signalverzehrende Kapazität nicht alle Vorteile zunichte macht.
Auch die Lage der Verbindungen wird sich ändern, und dieser Wandel wird bald kommen. Untersuchungen zeigen jedoch zunehmend, dass die Vorteile dieser Verschiebung ihren Preis haben.
Ruthenium, Top Vias und Air Gap
Derzeit ist Ruthenium der beliebteste Kupferersatz. Untersuchungen zeigen jedoch, dass ältere Methoden zum Aufbau von Kupferverbindungen mit Ruthenium nicht gut funktionieren. Kupferverbindungen werden im sogenannten Damascene-Verfahren hergestellt. Die ersten Chiphersteller nutzten die Fotolithographie, um die Formen von Verbindungen in die dielektrische Isolationsschicht über den Transistoren zu schneiden. Anschließend lagerten sie Liner- und Barrierematerialien ab, um zu verhindern, dass Kupferatome in andere Teile des Chips wandern und den gesamten Prozess durcheinander bringen. Der Graben wird dann mit Kupfer aufgefüllt, wobei es häufig zu einer Überfüllung kommt, so dass der Überschuss wegpoliert werden muss.Penny sagte den IEDM-Ingenieuren, dass all die zusätzlichen Dinge, einschließlich Pads und Barrieren, 40–50 % des Verbindungsvolumens ausmachen. Dadurch verengen sich die leitenden Abschnitte der Leiterbahnen, insbesondere in den ultrafeinen vertikalen Verbindungen zwischen Leiterbahnschichten, was zu einem erhöhten Widerstand führt.
Aber Forscher von IBM und Samsung haben einen Weg gefunden, eng beieinander liegende Rutheniumverbindungen mit geringem Widerstand zu bauen, ohne dass Liner oder Seeds erforderlich sind. Der als Spacer Assisted Litho-Etch Litho-Etch (SALELE) bezeichnete Prozess beruht auf der doppelten Hilfe der extrem ultravioletten Lithographie. Anstatt Gräben zu füllen, werden Rutheniumverbindungen aus der Schicht oder dem Metall geätzt und die Lücken dann mit Dielektrikum gefüllt.
Die Forscher erreichten den optimalen Widerstand mithilfe ultradünner, hochdichter horizontaler Verbindungen, allerdings wurde dadurch die Kapazität erhöht und der Vorteil verloren. Glücklicherweise sind die Zwischenräume zwischen den dünnen Rutheniumdrähten anfällig für das Eindringen von Luft, da SALELE vertikale Verbindungen, sogenannte Vias, konstruiert hat (d. h. über den horizontalen Verbindungen und nicht darunter), was derzeit der beste Isolator ist. Für diese ultradünnen Verbindungen mit hoher Dichte bietet das Hinzufügen von Luftspalten enorme potenzielle Vorteile, sagte Penny und reduzierte die Leitungskapazität um 30 Prozent. Es genügt zu sagen, dass die SALELE-Technologie eine Roadmap für Prozesse im 1-nm-Bereich und darüber hinaus bietet.
Leiterplatte mit Durchgangslochführung. Bildquelle: https://www.wevolver.com/article/what-is-a-via-a-comprehensive-guide
Vergrabene Schienen, Backside-Stromversorgungstechnologie und 3D-Chips
Intel plant einen kompletten Wandel Zu Chips Der Verbindungsstandort für die obere Transistorstromversorgung könnte bereits im Jahr 2024 implementiert werden. Die Lösung, Back-Side-Power-Delivery genannt, besteht darin, das Stromverbindungsnetzwerk unter das Silizium zu verlegen, um von unten eine Verbindung zu den Transistoren herzustellen. Dieses Schema hat zwei Hauptvorteile: Erstens ermöglicht es den Stromfluss durch breitere Verbindungen mit geringerem Widerstand, wodurch der Leistungsverlust reduziert wird. Die zweite besteht darin, über den Transistoren Platz für Signalübertragungsverbindungen zu schaffen, was bedeutet, dass die Logikzellen kleiner sein können.Auf der IEDM2022-Konferenz schlugen Imec-Forscher einige Möglichkeiten vor, wie die Stromversorgung auf der Rückseite effizienter funktionieren könnte, d diese Transistoren. Sie entdeckten jedoch auch ein etwas besorgniserregendes Problem, bei dem das Netzteil auf der Rückseite beim Einsatz in 3D-Stapelchips zu einem Wärmestau führen kann.
Aber hier ist die gute Nachricht: Als die Forscher von Imec untersuchten, wie viel horizontaler Abstand zwischen vergrabenen Stromschienen und Transistoren benötigt wird, war die Antwort fast Null. Obwohl zusätzliche Verarbeitungszyklen erforderlich sind, um sicherzustellen, dass die Transistoren nicht beeinträchtigt werden, ist es den Forschern zufolge möglich, die Leiterbahn neben dem Kanalbereich des Transistors aufzubauen – wenn auch immer noch einige Dutzend Nanometer darunter. Dies bedeutet, dass die Logikzellen kleiner sein können.
Die schlechte Nachricht: In separaten Untersuchungen haben Imec-Ingenieure mehrere Versionen derselben zukünftigen CPU simuliert. Einige verfügen über das heute verwendete Stromnetz, das sogenannte Front-End-Power, bei dem alle Verbindungen, einschließlich Daten und Strom, in Schichten auf dem Silizium aufgebaut sind. Andere verfügen über rückseitig mit Strom versorgte Netzwerke, eines davon ist ein 3D-Stapel aus zwei CPUs mit einem hinteren Netzteil unten und einem vorderen Netzteil oben.
Die Simulation der 2D-CPU bestätigte die Überlegenheit der rückseitigen Stromversorgung. Im Vergleich zur frontseitigen Stromversorgung wird beispielsweise der Verlust der Stromübertragung um die Hälfte reduziert, und der vorübergehende Spannungsabfall ist nicht allzu offensichtlich. Noch wichtiger ist, dass die CPU-Fläche um 8 % reduziert wird. Allerdings ist der heißeste Teil des hinteren Chips etwa 45 % heißer als der heißeste Teil des vorderen Chips. Dies kann daran liegen, dass der Chip für die Stromversorgung auf der Rückseite so dünn sein muss, dass er aus Stabilitätsgründen mit einem separaten Stück Silizium verbunden werden muss. Diese Verbindung blockiert den Wärmefluss.
Das eigentliche Problem liegt im 3D-IC. Die obere CPU muss Strom von der unteren CPU beziehen, aber die lange Übertragung nach oben führt zu einigen Problemen. Während die Spannungsabfalleigenschaften der unteren CPU immer noch besser sind als die der Front-End-Chips, ist die Leistung der oberen CPU in dieser Hinsicht deutlich schlechter. Das Stromversorgungsnetzwerk eines 3D-IC verbraucht doppelt so viel Strom wie ein einzelnes Front-End-Chipnetzwerk. Erschwerend kommt hinzu, dass der 3D-Stack die Wärme nicht sehr gut ableitet, da der heißeste Teil des unteren Chips fast 2,5-mal heißer ist als eine einzelne nach vorne gerichtete CPU. Die Top-CPU ist etwas kühler, aber nicht viel.
Die Forscher testeten ein Szenario, bei dem eine CPU (unten grau) mit einem Stromversorgungsnetzwerk auf der Rückseite mit einer anderen mit einem Stromversorgungsnetzwerk auf der Vorderseite gepaart wurde. Seite Stromversorgungsnetz Die CPU (oben grau) ist angeschlossen. Rongmei Chen, ein Forscher bei Imec, sagte, dass die 3D-IC-Simulation tatsächlich etwas unrealistisch sei. Das Zusammenstapeln zweier identischer CPUs ist unwahrscheinlich, während das Stapeln von Speicher mit einer CPU viel häufiger vorkommt. „Dieser Vergleich ist unfair, spiegelt aber einige potenzielle Probleme wider“, sagte er.
Das obige ist der detaillierte Inhalt vonDa wir uns immer weiter den Grenzen des Mooreschen Gesetzes nähern, stecken auch Chip-Verbindungen in großen Schwierigkeiten.. Für weitere Informationen folgen Sie bitte anderen verwandten Artikeln auf der PHP chinesischen Website!
