Comment fonctionnent les opérations atomiques sur les processeurs x86 : cache, mémoire et atomicité ?

Opérations atomiques sur x86 : une perspective interne

Contrairement aux premières impressions qui suggèrent que les opérations de mémoire sont directement exécutées sur la RAM, les opérations atomiques sont confinées dans la cache. Cette cohérence entre les cœurs et l'utilisation d'un DMA cohérent avec le cache garantissent que les accès à la mémoire apparaissent atomiques à tous les observateurs du système.

L'atomicité n'est notamment pas liée à l'ordre de la mémoire, et les charges et magasins alignés jusqu'à 64 bits restent atomique quel que soit l’ordre. En effet, de telles opérations peuvent être exécutées dans les larges chemins de données entre les cœurs, la mémoire et les bus PCIe, garantissant l'indivisibilité sans avoir besoin de matériel supplémentaire.

Le processeur garantit l'atomicité pour les charges et les magasins alignés grâce à sa capacité pour modifier atomiquement les lignes de cache. Cela permet aux opérations atomiques de se produire entièrement dans le cache, sans nécessairement atteindre la mémoire principale. Les magasins plus larges que le chemin des données nécessitent cependant une protection avec un verrou respecté par tous les accès.

Les opérations de lecture-modification-écriture (RMW) atomiques posent un plus grand défi. Pour exécuter un RMW de manière atomique, le cœur maintient une ligne de cache dans l'état Modifié, empêchant les modifications externes jusqu'à la fin de l'opération. Pour les RMW non alignés, un stockage DRAM réel peut être nécessaire pour appliquer l'atomicité sur plusieurs lignes de cache, nécessitant potentiellement l'affirmation d'un verrou de bus.

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