キャッシュの動作を考慮すると、要素ごとの加算が単一ループよりも個別のループの方が速いのはなぜですか?

なぜ要素ごとの加算は、結合されたループよりも個別のループの方がはるかに速いのですか?

当初、結合されたループで実行される要素ごとの加算のパフォーマンスの違いに関して疑問が投げかけられました。ループと個別のループ。ただし、これらのパフォーマンスの変動につながるキャッシュの動作についての洞察を求めるために、後に変更されました。

最初の質問

質問:

個別の要素ごとの加算が大幅に高速になるのはなぜですか

答え:

さらに分析すると、次のようになると考えられます。この動作は、操作で使用される 4 つのポインターのデータ配置の問題によって引き起こされ、キャッシュ バンク/ウェイの競合が発生する可能性があります。具体的には、配列が同じページ ラインに割り当てられ、各ループ内のアクセスが同じキャッシュ ウェイに分類される可能性があります。これは、複数のキャッシュ方法にアクセスを分散するよりも効率が低くなります。配列が個別に割り当てられている場合に可能になります。

キャッシュ動作分析

質問:

いくつかの情報を提供していただけますかの 5 つの領域で示されているように、さまざまなキャッシュ動作につながる詳細についての確かな洞察が得られます。グラフ?

答え:

領域 1: データセットが非常に小さいため、パフォーマンスはキャッシュの動作ではなく、ループや分岐などのオーバーヘッドによって支配されます。

領域 2: 以前は位置合わせの問題が原因であると考えられていましたが、さらなる分析により、この領域でのパフォーマンスの低下については、さらなる調査が必要です。キャッシュ バンクの競合が依然として要因である可能性があります。

領域 3: データ サイズが L1 キャッシュ容量を超えているため、L1 から L2 キャッシュ帯域幅によるパフォーマンス制限が発生します。

領域 4: シングルループ バージョンで観察されたパフォーマンスの低下は、偽のエイリアシングが原因である可能性がありますアレイのアラインメントが原因でプロセッサのロード/ストア ユニットが停止します。誤ったエイリアシングは、プロセッサがロード操作を投機的に実行し、同じアドレスへの異なる値での 2 回目のロードが発生した場合に発生します。この場合、プロセッサは投機的な負荷を破棄して正しい値を再ロードする必要があり、パフォーマンスが低下します。

領域 5: この時点で、データ サイズが両方の容量を超えています。 L1 キャッシュと L2 キャッシュにより、メモリ帯域幅によってパフォーマンス制限が課せられます。

アーキテクチャ違い

質問:

これらの CPU に同様のグラフを提供して、CPU/キャッシュ アーキテクチャ間の違いを指摘するのも興味深いかもしれません。

答え:

提供されたグラフは、3.2 GHz の 2 つの Intel Xeon X5482 Harpertown プロセッサから収集されたデータを表しています。 Intel Core i7 870 @ 2.8 GHz や Intel Core i7 2600K @ 4.4 GHz などの他のアーキテクチャで同様のテストを行うと、特定のパフォーマンス値が異なる場合がありますが、同様の領域を示すグラフが生成されます。これらの変動は、キャッシュ サイズ、メモリ帯域幅、その他のアーキテクチャ上の特徴の違いに起因する可能性があります。

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