무어의 법칙의 한계에 계속 접근함에 따라 칩 상호 연결도 큰 문제에 직면해 있습니다.

인터커넥트(때때로 IC의 회로에 트랜지스터를 연결하는 나노미터 폭의 금속 라인)에는 "정비"가 필요합니다. 칩 공장이 점차 무어의 법칙의 한계에 접근함에 따라 상호 연결은 업계의 주요 병목 현상이 되고 있습니다.

2022년 12월 초 제68차 IEEE 국제 전자 장치 회의(IEDM)에서 IBM의 Chris Penny는 엔지니어들에게 다음과 같이 말했습니다. “약 20~25년 동안 구리는 상호 연결에 사용되는 금속이었습니다. 구리는 이제 속도가 느려지고 있으며 이는 대체 도체에 대한 기회를 제공합니다.”

IEDM 2022 연구 보고서에 따르면 루테늄(Ruthenium)이 1위 후보 물질이지만 금속을 사용하는 것과는 다릅니다. 다른 금속으로 변경. 칩에 형성되는 과정은 반대가 되어야 합니다. 이러한 새로운 연결에는 신호를 소비하는 정전 용량이 모든 이점을 빼앗기지 않도록 더 나은 절연 특성뿐만 아니라 다양한 모양과 더 높은 밀도가 필요합니다.

상호 연결 위치도 변할 운명이며, 그 변화는 곧 다가오고 있습니다. 그러나 연구 결과에 따르면 이러한 변화의 이점에는 비용이 따른다는 사실이 점점 더 많이 나타나고 있습니다.

루테늄, 상부 비아 및 에어 갭

현재 루테늄은 가장 널리 사용되는 구리 대체품입니다. 그러나 연구에 따르면 구리 상호 연결을 구축하는 데 사용되는 오래된 방법은 루테늄과 잘 작동하지 않는 것으로 나타났습니다. 구리 상호 연결은 소위 다마신 프로세스를 사용하여 구축됩니다. 최초의 칩 제조업체는 포토리소그래피를 사용하여 트랜지스터 위의 유전체 절연층에 인터커넥트 모양을 조각했습니다. 그런 다음 구리 원자가 칩의 다른 부분으로 이동하여 전체 프로세스를 엉망으로 만드는 것을 방지하기 위해 라이너와 장벽 재료를 증착했습니다. 그런 다음 트렌치를 구리로 채우고 종종 과도하게 채우므로 초과분을 연마해야 합니다.

Penny는 IEDM 엔지니어에게 패드와 배리어를 포함한 모든 추가 요소가 상호 연결 볼륨의 40-50%를 차지한다고 말했습니다. 그 결과, 특히 인터커넥트 층 사이의 초미세 수직 연결에서 인터커넥트의 전도성 부분이 좁아져 저항이 증가합니다.

그러나 IBM과 삼성의 연구원들은 라이너나 시드 없이도 간격이 촘촘하고 저항이 낮은 루테늄 상호 연결을 구축하는 방법을 찾았습니다. 스페이서 보조 리소에칭 리소에칭(SALELE)이라고 불리는 이 프로세스는 극자외선 리소그래피의 이중 도움에 의존합니다. 트렌치를 채우는 대신 층이나 금속에서 루테늄 상호 연결을 에칭한 다음 유전체로 간격을 채웁니다.

연구원들은 초박형, 고밀도 수평 상호 연결을 사용하여 최적의 저항을 달성했지만 이로 인해 정전 용량이 추가되어 이점이 손실되었습니다. 다행스럽게도 SALELE은 현재 사용 가능한 최고의 절연체인 비아(즉, 아래가 아닌 수평 연결의 상단)라는 수직 연결을 구축했기 때문에 가느다란 루테늄 와이어 사이의 공간에 공기가 유입되기 쉽습니다. 이러한 초박형, 고밀도 인터커넥트의 경우 에어 갭을 추가하면 라인 커패시턴스를 30%까지 줄일 수 있는 엄청난 잠재적 이점이 있다고 Penny는 말했습니다. SALELE 기술은 1nm 이상의 프로세스에 대한 로드맵을 제공한다고만 말하면 충분합니다.

스루홀 라우팅을 사용하는 PCB 보드. 이미지 출처: https://www.wevolver.com/article/what-is-a-via-a-comprehensive-guide

매립 레일, 후면 전원 공급 장치 기술 및 3D 칩

인텔은 완전히 변화할 계획입니다. 칩에 상부 트랜지스터 전원 공급 장치의 상호 연결 위치는 이르면 2024년에 구현될 수 있습니다. 후면 전력 공급으로 알려진 솔루션에는 전력 상호 연결 네트워크를 실리콘 아래로 이동하여 아래에서 트랜지스터에 연결하는 작업이 포함됩니다. 이 방식에는 두 가지 주요 장점이 있습니다. 첫째, 전류가 더 낮은 저항으로 더 넓은 상호 연결을 통과하여 전력 손실을 줄일 수 있습니다. 두 번째는 트랜지스터 위에 신호 전송 상호 연결을 위한 공간을 만드는 것인데, 이는 로직 셀이 더 작아질 수 있음을 의미합니다.

IEDM2022 컨퍼런스에서 Imec 연구원들은 후면 전원 공급 장치가 보다 효율적으로 작동하도록 하는 몇 가지 방법을 제안했습니다. 즉, 전원 공급 장치 네트워크(매립형 전력 레일이라고 함)의 끝점을 손상시키지 않고 트랜지스터에 더 가깝게 이동하는 것입니다. 이 트랜지스터. 그러나 그들은 또한 3D 스택 칩에 사용될 때 후면 전원 공급 장치로 인해 열이 축적될 수 있는 다소 골치 아픈 문제도 발견했습니다.

하지만 좋은 소식은 다음과 같습니다. Imec의 연구원들이 매립형 전원 레일과 트랜지스터 사이에 수평 거리가 얼마나 필요한지 조사한 결과 대답은 거의 0이었습니다. 트랜지스터가 영향을 받지 않도록 하려면 추가 처리 주기가 필요하지만, 연구원들은 여전히 ​​수십 나노미터 아래에 있지만 트랜지스터 채널 영역 옆에 트랙을 구축하는 것이 가능하다고 말합니다. 이는 로직 셀이 더 작을 수 있음을 의미합니다.

나쁜 소식: Imec 엔지니어들은 별도의 연구에서 동일한 미래 CPU의 여러 버전을 시뮬레이션했습니다. 일부는 오늘날 사용되는 프런트엔드 전력이라고 불리는 전력 네트워크를 갖고 있는데, 여기서는 데이터와 전력을 포함한 모든 상호 연결이 실리콘 위에 레이어로 구축됩니다. 그 중 하나는 하단에 후면 전원 공급 장치가 있고 상단에 전면 전원 공급 장치가 있는 2개의 CPU로 구성된 3D 스택입니다.

2D CPU 시뮬레이션을 통해 후면 전원 공급의 우수성을 검증했습니다. 예를 들어, 전면 전원 공급 장치와 비교하여 전력 전송 손실을 절반으로 줄이고 과도 전압 강하가 너무 뚜렷하지 않습니다. 더 중요한 것은 CPU 영역이 8% 감소했다는 것입니다. 그러나 후면 칩의 가장 뜨거운 부분은 전면 칩의 가장 뜨거운 부분보다 약 45% 더 뜨겁습니다. 이는 후면 전원 공급을 위해서는 칩이 충분히 얇아서 안정성을 위해 별도의 실리콘 조각에 결합되어야 하기 때문일 가능성이 높습니다. 이 결합은 열의 흐름을 차단합니다.

진짜 문제는 3D IC에 있습니다. 상단 CPU는 하단 CPU로부터 전원을 공급받아야 하지만 상단으로의 전력 전송이 길어지면 몇 가지 문제가 발생합니다. 하단 CPU의 전압 강하 특성은 프런트엔드 칩보다 여전히 좋지만, 이 점에서 상단 CPU의 성능은 훨씬 더 나쁩니다. 3D IC의 전원 공급 장치 네트워크는 단일 프런트 엔드 칩 네트워크 전력의 두 배를 소비합니다. 설상가상으로 3D 스택은 열을 잘 발산하지 못합니다. 하단 칩의 가장 뜨거운 부분은 단일 전면 CPU보다 거의 2.5배 더 뜨겁습니다. 상단 CPU는 약간 더 시원하지만 그다지 많지는 않습니다.

연구원들은 백 파워 네트워크(하단 회색)가 있는 CPU가 프론트 파워 네트워크(상단 회색)가 있는 다른 CPU에 연결된 시나리오를 테스트했습니다.

Imec 연구원 Rongmei Chen은 3D IC 시뮬레이션이 실제로 다소 비현실적이라고 말했습니다. 두 개의 동일한 CPU를 함께 쌓는 것은 거의 불가능하지만 CPU와 메모리를 쌓는 것이 훨씬 더 일반적입니다. "이 비교는 불공평하지만 몇 가지 잠재적인 문제를 반영합니다"라고 그는 말했습니다.

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