UCIe 2.0: Memajukan ekosistem chiplet terbuka dengan pembungkusan 3D dan kebolehurusan

Konsortium Universal Chiplet Interconnect Express (UCIe) telah mengumumkan keluaran spesifikasi UCIe 2.0, seterusnya memajukan ekosistem chiplet terbuka.

Spesifikasi terkini memperkenalkan beberapa peningkatan utama. Pertama, ia menambah sokongan untuk seni bina sistem piawai untuk kebolehurusan, kebolehujian dan penyahpepijatan (DFx) merentas berbilang set cip sepanjang kitaran hayat sistem dalam pakej (SiP). Ini termasuk UCIe DFx Architecture (UDA) pilihan yang menyepadukan fabrik pengurusan vendor-agnostik dalam setiap chiplet untuk fungsi ujian, telemetri dan nyahpepijat.

Selain itu, UCIe 2.0 membawa sokongan untuk pembungkusan 3D dengan ikatan hibrid. Piawaian UCIe-3D baharu menyokong nada benjolan antara sekecil 1 mikron hingga 25 mikron, membolehkan ketumpatan lebar jalur yang lebih tinggi dan kecekapan kuasa yang lebih baik berbanding dengan seni bina 2D dan 2.5D.

"Konsortium UCIe menyokong pelbagai rangkaian cip untuk memenuhi keperluan industri semikonduktor yang berubah dengan pantas," kata Cheolmin Park, Presiden dan naib presiden Korporat di Samsung Electronics.

Spesifikasi UCIe 2.0 dibina berdasarkan lelaran sebelumnya dengan membangunkan susunan penyelesaian yang komprehensif dan menggalakkan kesalingoperasian antara penyelesaian chipset.

Spesifikasi juga termasuk reka bentuk pakej yang dioptimumkan untuk memudahkan kebolehoperasian dan ujian pematuhan, membolehkan vendor mengesahkan ciri yang disokong peranti berasaskan UCIe mereka terhadap pelaksanaan rujukan yang diketahui.

Terutamanya, spesifikasi UCIe 2.0 kekal serasi sepenuhnya ke belakang dengan UCIe 1.1 dan 1.0, memastikan peralihan yang lancar untuk reka bentuk berasaskan chiplet sedia ada.

Atas ialah kandungan terperinci UCIe 2.0: Memajukan ekosistem chiplet terbuka dengan pembungkusan 3D dan kebolehurusan. Untuk maklumat lanjut, sila ikut artikel berkaitan lain di laman web China PHP!