Bagaimanakah `std::hardware_destructive_interference_size` dan `std::hardware_constructive_interference_size` berkaitan dengan saiz baris cache L1, dan apakah implikasi untuk kod merentas platform?

Memahami std::hardware_destructive_interference_size dan std::hardware_constructive_interference_size

Pemalar ini diperkenalkan dalam cara mudah alih C 17 untuk menyediakan saiz mudah alih daripada barisan cache L1. Walau bagaimanapun, hubungan mereka dengan saiz baris cache lebih halus daripada itu.

Bagaimanakah pemalar ini berkaitan dengan saiz garis cache L1?

Secara teori, pemalar ini sepatutnya sama ada sama atau lebih besar daripada saiz garisan cache L1. Ini kerana saiz gangguan yang merosakkan ialah offset minimum antara dua objek yang diakses oleh benang yang berbeza untuk mengelakkan perkongsian palsu, manakala saiz gangguan yang membina ialah saiz maksimum dua objek yang boleh diletakkan bersama dalam ingatan untuk mempromosikan perkongsian benar.

Walau bagaimanapun, dalam amalan, nilai pemalar ini mungkin tidak sepadan dengan saiz garisan cache L1 dengan tepat atas beberapa sebab. Pertama, penyusun boleh menggunakan heuristik atau pembayang persekitaran untuk menganggarkan saiz baris cache, yang mungkin tidak tepat dalam semua kes. Kedua, saiz baris cache mungkin berbeza-beza bergantung pada seni bina mesin khusus tempat kod itu dilaksanakan.

Adakah terdapat contoh yang baik yang menunjukkan kes penggunaannya?

Perkongsian palsu berlaku apabila dua atau lebih utas mengakses bahagian berlainan baris cache yang sama, menyebabkan talian cache menjadi tidak sah dan dimuat semula dengan kerap. Ini boleh menyebabkan kemerosotan prestasi yang ketara. Untuk mengelakkan perkongsian palsu, objek yang diakses oleh utas yang berbeza harus diletakkan sekurang-kurangnya satu baris cache dalam ingatan.

Perkongsian benar berlaku apabila dua atau lebih utas mengakses baris cache yang sama, membenarkan baris cache menjadi dimuatkan ke dalam cache sekali dan dikongsi oleh semua rangkaian. Ini boleh membawa kepada peningkatan prestasi yang ketara. Untuk mempromosikan perkongsian benar, objek yang diakses oleh urutan yang sama hendaklah diletakkan bersama dalam ingatan supaya ia muat dalam satu baris cache.

Kedua-duanya ditakrifkan constexpr statik. Adakah itu tidak menjadi masalah jika anda membina binari dan melaksanakannya pada mesin lain dengan saiz baris cache yang berbeza? Bagaimanakah ia boleh melindungi daripada perkongsian palsu dalam senario itu apabila anda tidak pasti pada mesin yang mana kod anda akan dijalankan?

Sifat konsteks statik pemalar ini menimbulkan potensi isu apabila menjalankan kod pada mesin yang berbeza dengan saiz talian cache yang berbeza. Seperti yang dinyatakan sebelum ini, nilai pemalar ini mungkin tidak sepadan dengan saiz baris cache L1 dengan tepat, yang boleh membawa kepada perkongsian palsu atau terlepas peluang untuk perkongsian benar.

Untuk mengurangkan isu ini, anda boleh menentukan pemalar anda sendiri dengan saiz baris cache khusus untuk seni bina sasaran anda. Sebagai alternatif, anda boleh menggunakan pemalar std::hardware_destructive_interference_size dan std::hardware_constructive_interference_size sebagai nilai sandaran dan semak saiz baris cache sebenar pada masa jalan menggunakan kaedah khusus platform.

Atas ialah kandungan terperinci Bagaimanakah `std::hardware_destructive_interference_size` dan `std::hardware_constructive_interference_size` berkaitan dengan saiz baris cache L1, dan apakah implikasi untuk kod merentas platform?. Untuk maklumat lanjut, sila ikut artikel berkaitan lain di laman web China PHP!